CS8412に内蔵されたクロック復調用PLLは256fsクロックを出力する。DACチップのSM5864は256fsを受け付けないため、さらに１段PLLをかまして384fsを得る。従って、このPLLはCS8412のPLLにぶら下がる形となるため、第２PLLということになる。

回路構成としては、入力されるfsによりVCOが384fsを発生、カウンタで384分周したものをPLL専用ICであるTC5081APで位相比較し、パルスをＬＰＦで平滑化してVCOの電圧制御を行う。

位相比較の石としては4000シリーズの4060あたりが有名どころで、最もよく使われる。最近はどうもこの4060が消え始めているような気がする。千石電商のCMOS箱には無かった。TC5081APは4060から内蔵VCOを外し、位相比較部のみの石である。ちなみに５Ｖ専用である。

ＬＰＦはPLLでは重要な要素で、出力のCN比、安定度、ジッターなどがこれで決まる。計算は複雑で、最終的にはメーカでも実験で定数を決めるらしい。PLL自体の設計についてはjr6bijさんのサイトに詳しく載っています。今回はこの設計を省きkamadaさんのDAＣ回路図の定数をそのまま利用させていただきました。

VCO部分としては、当初”バリメガモジュール”なるモジュール化されたVCOユニットを使おうと考えていたが、手に入らない（昔秋月で売っていたが、売り切れ＆仕入れ予定無いらしい）ため、ＶＣＸＯを使うことに決めた。水晶発振なので、バリメガより安定することが期待できる。ＶＣＸＯは可変範囲が非常に狭いため、fsによって切り替える必要が出てくる。つまり、VCOは３つ必要になる。

PLLのロックレンジはVCXOの可変範囲で決定される。このレンジはデジタルオーディオインタフェース規格で以下のように決まっている。

カテゴリ	ロックレンジ	主な用途
１	±50ppm	プロ機器
２	±1000ppm	家庭用機器
３	±12.5%	家庭用機器（カラオケＣＤ等のバリピッチ）

カテゴリ１はいわゆるプロオーディオ用で、放送機材などはこれに該当する。カテゴリ２は家庭用である。カテゴリ３はバリピッチで、カラオケのバリピッチのようなものである。すべての受信機はカテゴリ２を受信できなくてはならないと規程されている。従って、VCXOに要求されるレンジは±1000ppmとなる。PLLのVCO制御電圧(0〜5V）で2000ppmほどの変化をするVCXOを設計することになる。因みにカテゴリ３のバリピッチが入力され、PLLのロックが外れると大音量のノイズを発生する危険がある。入れてはいけない。

VCO出力はシュミットインバータで整形し、必要なものを選択した後にデジフィルやDACチップに送られる。また、384分周したものをPLLの比較入力に戻すことでループとなり、PLLが成立する。

３つあるVCXOは常にどれか１つしか使わないため、ノイズ防止のために不要なVCXOを停止させる。これはVCXOの電源を遮断することで実施する。また、VCXOの安定度には電源電圧が大きく影響するため、各VCXO直近にレギュレータを配置し、安定な電圧を供給する。また、この電源ラインのインピーダンスを落とすためにタンタルコンデンサを使う。

不要なVCXOの発振を停止させるので、クロック選択の3ステートは要らないと考えられるが、VCXOの電源を遮断しても直ぐ止まらず（コンデンサが充電されている）、複数のVCXOがダブって発振する対策として有効だと思われる。（タブって発振していると、クロックがORされてデータと同期できず、ノイズを出す可能性が高い。）

これら、クロック発生回路自体の電源は入力セレクタやデジフィルと別系統のレギュレータで供給する。ラッチアップ防止のため、異なるレギュレータライン間にダイオードクランプを入れる。